горячекатаная арматура Гладкая арматура класса А1– один из наиболее популярных подвидов арматуры, который применяется в железобетонных конструкция, рассчитанных на невысокие нагрузки. Арматура А3– рифлёная арматура, которая наряду с классом АТ800 способствует надёжности и долговечности железобетонных конструкций. Катанка– продукт, который имеет гладкую поверхность и изготавливается методом холодного или горячего проката.

Построение устройств внутренней памятью с адресной выборкой

4
  1. Запоминающие элементы устройства.
  2. Общая схема интегрального ЗУ с адресной выборкой

Устройства памяти с адресной выборкой реализуют основную массовую память вычислительного устройства. В данных устройствах, реализующих операции чтения и записи, в качестве запоминающего элемента может использоваться триггер, построенный на многоэмиттерных транзисторах. В соответствии с общей классификацией эти устройства эти устройства представляют собой т.н. «статическую память». Общая схема запоминающего элемента представлена на рисунке.

1

Устройство собрано на двух би-полярных многоэмиттерных транзисторах в виде триггера. Каждый транзистор используется для отображения нужного логического значения. Т1 – для отображения «0» и Т2 – для отображения «1». Эмиттеры 11 и 21 являются информационными, эмиттеры 12, 13, 22, 23 являются адресными. Адресные эмиттеры подключаются к общим адресным шинам. Триггер может находиться в двух состояниях: открыт транзистор Т1 и закрыт Т2 – логический «0»; закрыт Т1 и открыт Т2 – логическая «1». Значения, хранимые в ЗУ, определяются по наличию тока в открытом транзисторе, поэтому запоминающий элемент (ЗЭ) может функционировать в 3-ех состояниях:

  1. Хранение информации
  2. Выбор и считывание информации
  3. Выбор и запись информации.

В режиме хранения информации ток открытого транзистора замыкается через одну или обе адресные шины на которых поддерживается потенциал логического «0», соответствующий диапазону [0;0.4]B. В это время на информационных эмиттерах поддерживается потенциал 1¸1.5 В, который больше максимального потенциала логического «0» и меньше потенциала логической «1», минимальной значение которой соответствует min2.4B. Режим выбора и считывания информации заключается в подаче на адресные шины потенциала логической «1». В результате чего коллекторный ток открытого транзистора будет замыкаться на вход усилителя считывания, переводя транзистор в состояние насыщения. Соответствующий потенциал будет использоваться для последующей обработки. В режиме выбора и записи информации на адресные шины элемента подается сигнал логической «1», а на соответствующий  информационный эмиттер подается потенциал логического «0». Т.е. если записывается значение «0», то логический «0» подается на информационный эмиттер 11, если записывается значение логической «1»,  то «0» потенциал подается на информационный эмиттер 21. При этом противоположный информационный эмиттер находится под воздействием потенциала невозбужденного усилителя записи величиной 1.5 В. Например, элемент хранил значение «1», если мы записываем значение «1», то на информационный эмиттер 21 подается потенциал «0». Поскольку Т2 был открыт – хранилась «1», то состояние элемента не изменяется. Если элемент хранил логический «0», то был открыт Т1 и закрыт Т2. На информационном эмиттере 11 находился потенциал 1.5В.

2

При подаче на 21 потенциала «0»  происходит открытие Т2 и закрытие Т1. Т.е. триггер меняет свое состояние. Все информационные эмиттеры одного разряда слов, хранимых в устройстве, объединяются в общие шины – записи/чтения «0» и записи/чтения «1». Доступ к таким элементам выполняется с использованием сигналов с адресных дешифраторов, поступающих на общие адресные шины Х и У.

Структура устройства. По каждому адресу будет храниться 1бит информации. В таком случае, общая структура устройства представлена на рисунке.

Запоминающее устройство в своём составе имеет запоминающие элементы, позволяющие хранить один бит информации в виде состояния триггера. Активизация запоминающего элемента производится на основании горизонтальных и вертикальных шин (Х и У) путем подачи на одну вертикальную и одну горизонтальную высоких потенциалов от адресных дешифраторов на основе обработки кода адреса. Выполняемая операция определяется управляющим сигналом W,  активное состояние которого обеспечивает выполнение записи информации со входа D в выбранный запоминающий элемент. Дополнительно в качестве управляющего сигнала, разрешающего выполнение операции используется сигнал CS – сигнал выбора корпуса (Crystal Select). Т.о. для чтения информации необходимо подать адресные сигналы на вход устройства и сигнал выбора корпуса. Для записи информации необходимо подать адресные сигналы. Сигнал выбора корпуса, сигнал управления записью (w) и информационный сигнал D. Рассмотрим временные диаграммы сигналов, связывающих события и соответствующие действия.

3

Адресные сигналы подаются раньше всех остальных сигналов, поскольку устройству требуется время для де-кодирования адресных сигналов, т.е. для выбора запоминающего элемента. При подаче сигнала выбор корпуса CS в режиме считывания значения содержимого ЗЭ доступно для считывания на выходе F в течение действия сигнала CS. Снятие сигнала CS фактически отключает запоминающие элементы от выходной шины данных. При записи информации адресные сигналы по тем же причинам опережают остальные сигналы и в момент действия сигналов CS  и сигнала разрешения записи необходимо наличие на информационном входе D записываемого значения, т.е. информационный сигнал D должен опережать сигнал CS  и сигнал разрешения записи. После снятия сигнала W (разрешения записи) адресная шина и шина данных могут быть использованы для других целей. Для получения запоминающих устройств требуемой размерности, одноразрядные ЗУ объединяют по следующей схеме:

4

Подобная многослойная структура запоминающего устройства легко реализуется средствами интегральных технологий при изготовлении электронных микросхем памяти. Количество запоминающих элементов в ЗУ, доступных при задании адресного кода и количество двоичных разрядов определенных для данного адресного кода называют организацией микросхем памяти. Микросхемы памяти 1024х8 означает, что в составе ЗУ имеется 1024 ЗЭ, каждый из которых хранит 8 двоичных разрядов. Использую микросхемы памяти и дополнительные дешифраторы можно получить т.н. модуль памяти емкость которого равна сумме емкостей входящих емкостей памяти.

Структура модуля памяти имеет следующий вид:

5


Оставить комментарий

  • Список наук

  • Образовательные статьи